导出网表常见错误 错误保存在 netlist.log 文件中。 （1）引脚名称重复 解决办法： 如果是电源引脚，比如VCC、VSS、GND等重复的引脚，将这些管脚的 type 改成 power 就行。
在原理图中，引脚用不到必须打叉，否则 Allegro 导入网表报错。？??好像，记不清了 自带元件库： 库后缀名 .olb 自带元件库：D:\ProgramFiles\Embedded\Cadence\SPB_24.1\tools\capture\library AMPLIFIER.0LB共182个
走线时不捕捉焊盘中心 【Find】中需要勾选 Pins、Vias 动态铜皮不自动避让 有时候就会莫名奇妙的变成 Disabled，改为 Smooth 就行了。
第十五课 电源输入的电容要靠近主芯片放。 从电源芯片出来，电容从大到小。 mark点和螺丝孔都可以作为独立的元件，画在原理图中 pads logic中暗色主题下，选中网络，看的比较直观舒服 DDR： DDR的数据线16根，分为两组，一组8根，走线的时候分组分开走。 DQS、DM线跟着分组，也就是一组
PCB 检查 DRC 开启在线DRC实时检查：【Setup】【On-Line DRC】 查看 DRC 检查结果：【Display】【Status】 查看DRC报告：
八、DDR3 T型拓扑布线流程 4 片 DDR3，T 形拓扑，过孔对齐，标准等长。 （1）等间距放置 DDR 左边两片构成一个通道，右边两片构成一个通道。
七、等长走线 DDR布线实战指南：简化规则与步骤解析-CSDN博客 也叫做蛇形走线。 在修线命令下，框选蛇形部分，可以调整这个蛇形部分。
六、差分走线 新手必看！关于HDMI接口的PCB设计要点都在这里 - 哔哩哔哩 1、设置差分对 （1）第一种方法：原理图中设置 【Logic】【As
常用线宽： 6 mil = 0.1524 mm 8 mil = 0.2032 mm 10 mil = 0.254 mm 15 mil = 0.381 mm 20 mil = 0.508 mm 30 mil = 0.762 mm 40 mil = 1.016 mm 50 mi
动态铜皮：自动避让不同网络的走线、过孔、焊盘等，防止短路。 静态铜皮：不会自动避让，需要用户手动避让 Allegro静态铜皮避让问题-CSDN博客 铜皮菜单
（1）新建 PCB 文件： 推荐大小设置： Left X：-200 mm Width：400 mm Lower Y：-50 mm Height：200
设计规则 一个新的PCB，物理规则和间距规则一定要设置的。 物理规则* 线宽、差分对、过孔等。 All Layers 和 By Layer 都用于物理规则设置，视图不一样罢了。 设置了 All Layers 就不需要设置 By Layer （） （）Neck
板框绘制 16 版本以前的板框层：【Board geometry】【Outline】 17 版本以后的板框层：【Board geometry】【Design_Outline】 直接在 Design_Outline 层绘制 1、绘制 在 Board Geometry -> Deigsn_Outline
